技术

FPGA 中的有符号数乘法

发表于:02/25/2020 , 关键词: 7系列FPGA, UltraScale
FPGA中乘法器是很稀缺的资源,但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP,UltraScale中是27x18,我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。

XilinxFloating-Point IP

发表于:02/25/2020 , 关键词: Xilinx
Xilinx Floating-Point IP主要分为操作数s_axis_a,s_axis_b,s_axis_c,可编程操作s_axis_operation和输出结果m_axis_result。

配置文件的自动化生成和管理

发表于:02/24/2020 , 关键词: 配置文件, 自动化, Vivado
Vivado相比与上一代开发工具ISE,一个巨大的提升就是全面支持Tcl脚本语言。由于全面支持Tcl脚本,所以可以利用Tcl来做一些好玩的事情。这里抛砖引玉,分享一点关于Vivado Tcl的使用小心得。

当金融科技遇上 FPGA,解决时延问题 So easy!

发表于:02/21/2020 , 关键词: FPGA, 智慧金融
金融科技英译为 Fintech, 是 Financial Technology 的缩写,指通过利用各类科技手段创新传统金融行业所提供的产品和服务,提升效率并有效降低运营成本。近年来,众多金融技术公司相继推出基于 FPGA 的产品,在模型计算、高频交易等领域大放异彩。

FPGA时序约束之Vivado辅助工具

发表于:02/21/2020 , 关键词: FPGA, 时序约束, Vivado
我们讲的都是xdc文件的方式进行时序约束,Vivado中还提供了两种图形界面的方式,帮我们进行时序约束:时序约束编辑器(Edit Timing Constraints )和时序约束向导(Constraints Wizard)。两者都可以在综合或实现后的Design中打开。

Verilog中Wire 和 Reg 的区别

发表于:02/19/2020 , 关键词: Verilog
wire 和reg是Verilog程序里的常见的两种变量类型,他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时,因为他们在大多数编程语言中不存在,很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较,方便在编程时区别使用。

硬件电路设计之“数字-模拟编码”

发表于:02/19/2020 , 关键词: 硬件电路设计
本文主要介绍数字-模拟编码技术。数字 - 模拟编码技术主要有以下几种: 幅移键控编码(ASK,Amplitude shift keying) 频移键控编码(FSK,Frequency shift keying) 相移键控编码(PSK,Phase shift keying) 正交调幅编码(QAM,Quadrature Amplitude Modulation)

时钟树问题简介

发表于:02/18/2020 , 关键词: 时钟树
时钟树不仅可以做到高扇出,还可以做到让时钟信号到达各个触发器的时刻尽可能一致,也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文进一步说时钟树的问题,我们知道了时钟树的这么强大的功能,好处这么多,那么怎么使用时钟树,我什么时候使用到了时钟树呢?

浮点数基础

发表于:02/18/2020 , 关键词: 浮点数
浮点数,是属于有理数中某特定子集的数的数字表示,在计算机中用以近似表示任意某个实数。具体的说,这个实数由一个整数或定点数(即尾数)乘以某个基数(计算机中通常是2)的整数次幂得到,这种表示方法类似于基数为10的科学计数法。

硬件接口协议之“数字-数字编码中的双极性码”

发表于:02/17/2020 , 关键词: 硬件接口, 数字编码
本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码,无线路信号代表一种信号逻辑状态,正电平和负电平交替代表另一种状态。

FPGA入门系列1——模块书写&电路综合

发表于:02/17/2020 , 关键词: FPGA, 硬件电路
本系列文章主要针对FPGA初学者编写,包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解,旨在更快速的提升初学者在FPGA开发方面的能力,每一个章节中都有针对性的代码书写以及代码的讲解,可作为读者参考。

驯顺多重驱动

发表于:02/17/2020 , 关键词: 驱动, Vivado
多重驱动定义:具有两个或更多个源的网络或信号被称为多重驱动场景。为何需要解决多重驱动场景?多重驱动的存在属于设计错误,最终值可能难以确定。

PS 和 PL 互联技术之AXI接口

发表于:02/14/2020 , 关键词: AXI, Zynq
如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重。AXI 全称 Advanced eXtensible Interface,是 Xilinx 从 6 系列的 FPGA 开始引入的一个接口协议,主要描述了主设备和从设备之间的数据传输方式。

硬件接口协议之“数字-数字编码中的极性码”

发表于:02/14/2020 , 关键词: 硬件接口
极性码采用两个电压值编码:正电平代表一种信号逻辑状态,负电平代表另一种状态。极性码包括:归零码、不归零码、双相位码、块编码等。

zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置

发表于:02/12/2020 , 关键词: Zynq
本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明
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