Vivado

配置文件的自动化生成和管理

Vivado相比与上一代开发工具ISE,一个巨大的提升就是全面支持Tcl脚本语言。由于全面支持Tcl脚本,所以可以利用Tcl来做一些好玩的事情。这里抛砖引玉,分享一点关于Vivado Tcl的使用小心得。

FPGA时序约束之Vivado辅助工具

我们讲的都是xdc文件的方式进行时序约束,Vivado中还提供了两种图形界面的方式,帮我们进行时序约束:时序约束编辑器(Edit Timing Constraints )和时序约束向导(Constraints Wizard)。两者都可以在综合或实现后的Design中打开。

Vivado之增量编译的实现

增量编译对于电路设计之后的调试非常重要,每次也许只修改了一行代码,改了某个值,如果没有增量编译,就只能重新跑一边项目,对于小项目貌似没有太大影响,但是对于一个大项目,每次改一点内容就要重新进行一遍综合,实现,生成比特流,这个过程及其浪费时间,所以增量编译是很必要的。

关于 vivado 的IO口约束

为了改进系统同步接口中时钟频率受限的弊端,一种针对高速I/O的同步时序接口应运而生,在发送端将数据和时钟同步传输,在接收端用时钟沿脉冲来对数据进行锁存,重新使数据与时钟同步,这种电路就是源同步接口电路(Source Synchronous Interface)。

驯顺多重驱动

多重驱动定义:具有两个或更多个源的网络或信号被称为多重驱动场景。为何需要解决多重驱动场景?多重驱动的存在属于设计错误,最终值可能难以确定。

【下载】Vivado Design Suite用户指南(设计流程概述)

本用户指南概述了如何与Vivado®Design Suite一起使用,以创建用于对Xilinx®器件进行编程的新设计。 它简要介绍了各种使用模型,设计功能和工具选项,包括准备,实施和管理设计源和知识产权(IP)核心。

【 Vivado 】理解工程模式和非工程模式

Vivado设计套件有两个主要使用模型:项目模式和非项目模式。 可以通过Vivado IDE或通过Tcl命令和批处理脚本开发和使用项目模式和非项目模式。

Vivado中如何避免信号被优化掉?

刚写了一段 Verilog代码,辛辛苦苦花了很长时间综合,在debug的过程中,却找不到需要debug的信号了,查看网表发现没有?这种情况是因为我们的某些中间信号被优化掉了。

Vivado调试小结:ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事,即便Vivado已经比ISE好用了很多,但调试起来依旧蛋疼。即便是同一个程序,FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源,影响布局布线的结果。

vivado 如何在程序启动的时候触发 ILA

下面讲解在vivado中怎么抓一个bit下进去后开始运行的初始事件,即startup trigger。操作起来比较复杂,一般情况下都是让要抓的事件延迟发生或者循环发生,方便调试。

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