FPGA

FPGA异步复位同步释放解析

FPGA开发中,一种最常用的复位技术就是“异步复位同步释放”,这个技术比较难以理解,很多资料对其说得并不透彻,没有讲到本质,但是它又很重要,所以对它必须理解,这里给出我的看法。

当金融科技遇上 FPGA,解决时延问题 So easy!

金融科技英译为 Fintech, 是 Financial Technology 的缩写,指通过利用各类科技手段创新传统金融行业所提供的产品和服务,提升效率并有效降低运营成本。近年来,众多金融技术公司相继推出基于 FPGA 的产品,在模型计算、高频交易等领域大放异彩。

FPGA时序约束之Vivado辅助工具

我们讲的都是xdc文件的方式进行时序约束,Vivado中还提供了两种图形界面的方式,帮我们进行时序约束:时序约束编辑器(Edit Timing Constraints )和时序约束向导(Constraints Wizard)。两者都可以在综合或实现后的Design中打开。

上“云”全面加速,FPGA 如何拯救并解放 CPU ?

以物联网、5G 为核心特征的数字化浪潮正席卷全球,由此带来的车联网、工业物联网、人工智能生物识别带来的海量异构化数据,以及高带宽、低时延等新业务个性化需求,让传统的通用服务器及存储架构不堪重负。

FPGA入门系列1——模块书写&电路综合

本系列文章主要针对FPGA初学者编写,包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解,旨在更快速的提升初学者在FPGA开发方面的能力,每一个章节中都有针对性的代码书写以及代码的讲解,可作为读者参考。

FPGA时序约束实战篇之延迟约束

对于延迟约束,相信很多同学是不怎么用的,主要可能就是不熟悉这个约束,也有的是嫌麻烦,因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束,Vivado也只是在Timing Report中提示warning,并不会导致时序错误,这也会让很多同学误以为这个约束可有可无。

FPGA中的上拉下拉电阻以及开漏推挽输出电路

什么是上拉/下拉电阻?有什么作用?又该怎么用?上拉电阻:将一个不确定的信号通过电阻连接到高电平(VCC),使该信号初始电平为高电平。下拉电阻:将一个不确定的信号通过电阻连接到低电平(GND),使该信号的初始电平为低电平。

FPGA时序约束实战篇之多周期路径约束

多周期路径,我们一般按照4个步骤来约束:有使能的数据;两个有数据交互的时钟之间存在相位差;存在快时钟到慢时钟的路径;存在慢时钟到快时钟的路径。

FPGA 构建环境可以实现自动化?

创建 FPGA 设计和维护 Vivado® 设计套件项目时,版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更,完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。

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