Vitis™ 工具入门级视频教程

发表于:02/21/2020 , 关键词: Vitis
Vitis™ AI开发环境是 Xilinx 的开发平台,适用于在 Xilinx 硬件平台(包括边缘器件和 Alveo 卡)上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念,可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

【下载】Alveo U50数据中心加速卡数据表

发表于:02/20/2020 , 关键词: Alveo-U50, 数据中心加速卡
Xilinx®Alveo™U50数据中心加速卡是一种单插槽,薄型外形的被动冷却卡,其最高工作功率为75W。它支持PCIExpress®(PCIe®)Gen3 x16或双Gen4 x8,配备8 GB的高带宽内存(HBM2)和以太网联网功能。

上“云”全面加速,FPGA 如何拯救并解放 CPU ?

发表于:02/20/2020 , 关键词: FPGA, CPU, 锐文科技
以物联网、5G 为核心特征的数字化浪潮正席卷全球,由此带来的车联网、工业物联网、人工智能生物识别带来的海量异构化数据,以及高带宽、低时延等新业务个性化需求,让传统的通用服务器及存储架构不堪重负。

Xilinx ISV 看台 | 广策信息:一站式低延迟金融交易 — 行情加速和柜台系统

发表于:02/20/2020 , 关键词:
今天我们要展示的是上海广策信息技术中国足彩网500万。其TacFeed和TacMars,目前已经遍布中国各大交易所,包括上交所、深交所、上期所、大商所以及CME等等。这些产品采用了硬件和软件结合的设计方法,大量采用了赛灵思软硬皆可编程的FPGA 自适应计算加速技术,致力于为客户节约每一个纳秒的延迟。

将 “智能” 引入边缘设备的理想设计平台竟是它!

发表于:02/20/2020 , 关键词: 边缘计算
随着物联网的发展和互联设备的不断普及,开发有竞争力的物联网解决方案的最大难题之一就是:将 “智能” 引入边缘设备。

Verilog中Wire 和 Reg 的区别

发表于:02/19/2020 , 关键词: Verilog
wire 和reg是Verilog程序里的常见的两种变量类型,他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时,因为他们在大多数编程语言中不存在,很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较,方便在编程时区别使用。

同源时钟、同相位时钟、同时钟域时钟

发表于:02/19/2020 , 关键词: 时钟
同相位时钟可以频率不同,但是时钟跳变沿是对齐的。如图所示,clk0为慢时钟,clk1为快时钟,clk0的时钟沿始终与clk1的时钟沿对齐,两个时钟相位相同。同源时钟,通常由一个PLL或者DLL产生,相位不需要相同,只要求相位固定。

硬件电路设计之“数字-模拟编码”

发表于:02/19/2020 , 关键词: 硬件电路设计
本文主要介绍数字-模拟编码技术。数字 - 模拟编码技术主要有以下几种: 幅移键控编码(ASK,Amplitude shift keying) 频移键控编码(FSK,Frequency shift keying) 相移键控编码(PSK,Phase shift keying) 正交调幅编码(QAM,Quadrature Amplitude Modulation)

【下载】Alveo U200 和 U250 加速器卡 用户指南

发表于:02/19/2020 , 关键词: Alveo加速器卡, Alveo-U200, Alveo-U250
赛灵思 Alveo™ U200/U250 数据中心加速器卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) Gen3 x16 兼容卡。这些卡可加速计算密集型应用,如机器学习、数据分析、视频处理等。

时钟树问题简介

发表于:02/18/2020 , 关键词: 时钟树
时钟树不仅可以做到高扇出,还可以做到让时钟信号到达各个触发器的时刻尽可能一致,也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文进一步说时钟树的问题,我们知道了时钟树的这么强大的功能,好处这么多,那么怎么使用时钟树,我什么时候使用到了时钟树呢?

Vivado之增量编译的实现

发表于:02/18/2020 , 关键词: Vivado
增量编译对于电路设计之后的调试非常重要,每次也许只修改了一行代码,改了某个值,如果没有增量编译,就只能重新跑一边项目,对于小项目貌似没有太大影响,但是对于一个大项目,每次改一点内容就要重新进行一遍综合,实现,生成比特流,这个过程及其浪费时间,所以增量编译是很必要的。

【下载】Vitis AI库用户指南

发表于:02/18/2020 , 关键词: 用户指南, Vitis, AI
Vitis AI库是一组高级库和API,旨在通过深度学习处理器单元(DPU)进行有效的AI推理。 它基于具有统一API的Vitis AI Runtime构建,并且完全支持XRT 2019.2。

浮点数基础

发表于:02/18/2020 , 关键词: 浮点数
浮点数,是属于有理数中某特定子集的数的数字表示,在计算机中用以近似表示任意某个实数。具体的说,这个实数由一个整数或定点数(即尾数)乘以某个基数(计算机中通常是2)的整数次幂得到,这种表示方法类似于基数为10的科学计数法。

硬件接口协议之“数字-数字编码中的双极性码”

发表于:02/17/2020 , 关键词: 硬件接口, 数字编码
本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码,无线路信号代表一种信号逻辑状态,正电平和负电平交替代表另一种状态。

FPGA入门系列1——模块书写&电路综合

发表于:02/17/2020 , 关键词: FPGA, 硬件电路
本系列文章主要针对FPGA初学者编写,包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解,旨在更快速的提升初学者在FPGA开发方面的能力,每一个章节中都有针对性的代码书写以及代码的讲解,可作为读者参考。
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